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当サイトについて

「もふねこのHDL実験ノート」へようこそ。
このサイトは、Verilog-HDLやFPGA設計をこれから学びたい人のための“実験ノート”です。

難しい理論を最初から完璧に理解しようとするより、
「まずコードを書いて動かす」
「波形を見て試してみる」
ことを何よりも大切にしています。

ぼく自身、HDLを学び始めた頃は、
「なぜ意図せずラッチができちゃうのか」
「論理合成エラーが何に怒っているのか」
が全然わからず、たくさんつまずきました🐾

でも、実際に回路を書いて、失敗して、エラーを直して、波形を見て……を泥臭く繰り返すうちに、少しずつ理解できるようになりました。

このサイトは、そんな「試行錯誤と失敗の記録を整理した“学習ノート”」でもあります。
ハードウェア設計は環境構築の壁などで最初は難しく感じるかもしれませんが、うまくいかなくても大丈夫。それも実験のうちです。

文系出身の方や、ハードウェアに全く触れたことがない未経験の方でも大丈夫。
少しずつ手を動かしながら、一緒に「回路が動く楽しさ」を味わっていける伴走者のようなサイトになれば嬉しいです！

この実験ノートも、少しずつ内容をアップデートしながら一緒に育てていきます🐾