順序回路の書き方基礎

1. DフリップフロップのPosedge記述

いよいよ「順序回路」の登場だよ！クロックに合わせて動く、記憶を持った回路だね🐾
C言語などのソフト開発にはない「ハードウェア特有の動き」だから、じっくり理解していこう！

DフリップフロップはクロックCKの立ち上がりで入力Dの値を出力Qに転送します。CKの立ち上がり以外の期間はalways文が実行されないため、Qの値は保持されます。

module DFF ( CK, D, Q );
input  CK, D;
output Q;
reg    Q;

always @( posedge CK ) begin
    Q <= D;
end
endmodule

2. DフリップフロップのNegedge記述

クロックの立ち下がりで転送するD-FFは、イベント式にnegedge CKと記述します。回路図ではCKの入力に○（反転記号）を付けます。

module DFF ( CK, D, Q );
input  CK, D;
output Q;
reg    Q;

always @( negedge CK ) begin
    Q <= D;
end
endmodule

3. ラッチの記述

ラッチは入力Gの値が1の期間に入力Dの値を出力Qに転送します。D-FFと異なりクロックエッジではなくレベルで動作します。

module LATCH ( G, D, Q );
input  G, D;
output Q;
reg    Q;

always @( G or D ) begin
    if( G==1'b1 )
        Q <= D;
end
endmodule

4. ブロッキング代入とノンブロッキング代入

「=」と「<=」の違いは、Verilogで一番つまづきやすいポイントなんだ🐾
順序回路を書くときは『絶対に <= （ノンブロッキング代入）を使う！』ってルールを叩き込んでね！

always文内でのレジスタ信号への代入には2種類あります。

ブロッキング代入

wire DIN;
reg  A, B, C;
always @( posedge CK )
begin
    A = DIN;   // まずAにDINを代入
    B = A;     // 次にBにA（=DINの値）を代入
    C = B;     // 次にCにB（=DINの値）を代入
end
// 結果: A=B=C=DIN（同じ値になる）

ノンブロッキング代入

wire DIN;
reg  A, B, C;
always @( posedge CK )
begin
    A <= DIN;  // CKエッジ時のDINをAへ
    B <= A;    // CKエッジ時の（旧）AをBへ
    C <= B;    // CKエッジ時の（旧）BをCへ
end
// 結果: A=DIN, B=旧A, C=旧B（シフトレジスタ動作）

5. 非同期リセットと同期リセット

フリップフロップをリセットする方法には非同期リセットと同期リセットの2種類があります。

順序回路用の真理値表の読み方

非同期リセット付きDFF（DFF_ASYNC）

module DFF_ASYNC ( CK, D, Q, RB );
input  CK, D, RB;
output Q;
reg    Q;

always @( posedge CK or negedge RB )
begin
    if ( RB==1'b0 )
        Q <= 1'b0;
    else
        Q <= D;
end
endmodule

同期リセット付きDFF（DFF_SYNC）

module DFF_SYNC ( CK, D, Q, RB );
input  CK, D, RB;
output Q;
reg    Q;

always @( posedge CK )
begin
    if ( RB==1'b0 )
        Q <= 1'b0;
    else
        Q <= D;
end
endmodule

6. 非同期リセットのメリット・デメリット

ASIC設計ではフリップフロップやカウンタ等の初期化に非同期リセットを多く用います。

7. 記述上の注意点（ワンポイント・アドバイス）

// ❌ NG例1: 複数のクロックを定義
always begin
    @( posedge CK1 )
        Q <= D;
    @( posedge CK2 )
        Q <= 1'b1;
end

// ❌ NG例2: 同一クロックで立ち上がりと立ち下がりの両方
always begin
    @( posedge CK )
        Q <= D;
    @( negedge CK )
        Q <= 1'b1;
end

// ❌ NG例: initial文は論理合成できない
initial
    Q <= 1'b0;

always @( posedge CK ) begin
    Q <= D;
end

8. 修了判定

設問： 真理値表を参考にして、非同期リセット付きのD-FFを記述する。

立ち下がりクロックで転送され、R が1のとき出力Qは0にリセットされる。

module DFF_ASYNC ( CK, D, Q, R );
input  CK, D, R;
output Q;
reg    Q;

always @( negedge CK or posedge R )
begin
    if ( R==1'b1 )
        Q <= 1'b0;
    else
        Q <= D;
end
endmodule