テストベンチのテクニック集

テストベンチはプログラミングだという話はもう聞いたと思います。プログラミングと同じようにテストベンチにもいろいろな記述テクニックがあります。とても役に立つ記述テクニックがありますので、しっかり覚えてください。

（2）入力信号の印加遅延

HDLで設計する回路は素子の遅延量を0として記述します。したがってテストベンチの記述では遅延が0であることを考慮する必要があります。

非同期リセット同期イネーブル付き4ビットカウンタに対し、クロックの立ち上がりと同時にリセット信号やイネーブル信号が変化している場合、シミュレーション結果が不確実になります。そこで確実に動作させるために入力信号をクロックエッジから DELAY だけずらして記述します。

reg [3:0] CNT4;

always @( posedge CK or posedge RES ) begin
  if( RES==1'b1 )
      CNT4 <= 4'h0;
  else if( ENBL==1'b1 )
      CNT4 <= CNT4 + 4'h1;
end

parameter STEP=1000, DELAY=100;

initial begin
        RES  = 0; ENBL = 0;
  #STEP;
  #DELAY RES  = 1;
  #STEP  RES  = 0;
         ENBL = 1;
  ...
end

          ←#STEP→
          ←#DELAY→
CK   _____|‾|_|‾|_|‾|_|‾|_|‾|_
RES  ______|‾‾‾‾‾‾‾‾|____________
ENBL ________________|‾‾‾‾‾‾‾‾‾‾
CNT4  x  x  x    0     1     2
    

（3）双方向端子の検証1

検証対象には入力と出力を共通にした双方向端子をもつものがあります。8ビットの双方向端子DIOがあります。この端子にはwire宣言した信号を接続します。さらにこのwire信号に別に宣言したreg信号を接続します。

TAISHO  U1
┌─────────────┐
│outen        │──→ DIO[7:0] ──────→ 読み出し
│             │      wire
│        ←────┤8    DIO[7:0]
│             │      reg
│             │←── DIN[7:0] ←──── 書き込み
└─────────────┘

wire [7:0] DIO;
reg  [7:0] DIN;

assign DIO = DIN;

TAISHO U1( .DIO(DIO), ... );

initial begin
    // 入力状態
          DIN = 8'h00;
    #STEP DIN = 8'h5f;
    #STEP DIN = 8'hd0;
    ...
    // 出力状態
    #STEP DIN = 8'hzz;
    #STEP if ( DIO!==KITAICHI )
              ...
end

（4）双方向端子の検証2

双方向端子の検証には、検証対象の双方向バッファと同じような回路をテストベンチに持たせる方法もあります。

TAISHO  U1
┌─────────────┐  U1.outen
│outen ───────┼──────────────┐
│        ←───┤   reg        │
│             │  DIN[7:0] ◄──┤
│DIO[7:0]     │   bufif0     │
│   wire ─────┼──────────────┘
│  DIO[7:0]   │
└─────────────┘

wire [7:0] DIO;
reg  [7:0] DIN;

bufif0 ( DIO[0], DIN[0], U1.outen );
bufif0 ( DIO[1], DIN[1], U1.outen );
...
bufif0 ( DIO[7], DIN[7], U1.outen );

TAISHO U1( .DIO(DIO), ... );

initial begin
    // 入力状態
          DIN = 8'h00;
    #STEP DIN = 8'h5f;
    #STEP DIN = 8'hd0;
    ...
    // 出力状態
    #STEP if ( DIO!==KITAICHI )
              ...
end

（5）ループ制御

for 文は回数の決まったループです。終了を待たずにループから抜け出したいときは、begin〜end にブロック名をつけ、disable 文を使います。

begin: ブロック名
    ...
end

disable ブロック名;
disable タスク名;

begin: THISLOOP
    for ( i=0; i<256; i=i+1 )
    begin
        ...
        if ( ... ) disable THISLOOP;
        ...
    end
end
// 次の処理

for ( i=0; i<256; i=i+1 )
begin: THISLOOP
    ...
    if ( ... ) disable THISLOOP;
    ...
end

（6）ループ制御の記述例

処理の終了を待つ部分にループ制御を利用した例です。処理のクロック数が確定できない場合、終了信号 DONE を監視しながら、処理待ちの上限 MAX を設けることで無限ループを防ぎます。

reg       TRIG;          // 起動信号
wire      DONE;          // 終了信号
parameter STEP = 1000;   // クロック周期
parameter MAX  =10000;   // 処理待ちの上限
integer   i;             // ループ変数

DUT D1( .TRIG(TRIG), .DONE(DONE), ... );

initial begin
    ...
    #STEP TRIG = 1;       // 処理の起動
    begin: wait_done      // 処理の終了待ち
        for ( i=0; i<MAX; i=i+1 )
            #STEP if ( DONE==1'b1 )
                      disable wait_done;
    end
    if ( DONE==1'b0 ) $display( "Error" );
    ...
end

（7）期待値の生成と比較

シミュレーションによる回路の動作確認は波形や文字を観測して行うのが一般的ですが、大量のデータを画面上で確認することは困難で不確実です。そこであらかじめ正常動作したときの出力を期待値として用意しておき、回路出力と比較することで動作確認ができます。

期待値を用いた検証は多くの場合、論理合成の前後（RTLとゲートレベル）の検証に使われます。まず記述された回路の動作確認を行い、正常ならば期待値を抽出。論理合成後のゲート回路でも同じテストベンチを用いて出力を保存し、これらのファイルを比較することで動作の一致を確認します。

（8）期待値の保存

例として60分タイマーのカウンタ部 TIMER を使います。RESは非同期リセット信号で全桁を0に初期化します。CLKには1HZの信号が入力され立ち上がりで出力がカウントアップします。

     ←STEP→
CLK   _|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_
SEC1   7    8    9    0    1    2    3
SEC10  5              0
MIN1   0              1
MIN10  0
取り込み↑    ↑    ↑    ↑    ↑    ↑
    

（9）期待値保存の記述

parameter STEP    = 1000;       // クロックの周期
parameter DELAY   =  100;       // 入力信号の遅延
parameter DELAY2  =    2;       // 期待値取り込み位置
parameter NUM     = 3600+100;   // 計時の1周＋α
integer   i, fd;                // ファイル変数など

initial begin
            RES = 0;
  #DELAY    RES = 1;    // リセット作成
  #STEP     RES = 0;
  #(STEP*NUM)           // 計時の1周＋αで終了
              $finish;
end

initial  begin
    fd = $fopen( "pattern" );
    #(STEP-DELAY2);
    for( i=0; i<NUM; i=i+1 )
        #STEP $fstrobe( fd, "%b%b%b%b",
                  MIN10, MIN1, SEC10, SEC1 );
end

（10）期待値の比較

前ページと同じ TIMER 回路に対し、期待値ファイル "pattern" を $readmemb でレジスタ配列 "mem" に読み込み、1クロックごとに出力と期待値を比較します。

     ←STEP→
CLK   _|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_
SEC1   7    8    9    0    1    2    3
SEC10  5              0
MIN1   0              1
MIN10  0
一致比較↑    ↑    ↑    ↑    ↑    ↑
    

（11）期待値比較の記述

parameter  STEP    = 1000;       // クロックの周期
parameter  DELAY   =  100;       // 入力信号の遅延
parameter  DELAY2  =    2;       // 期待値取り込み位置
parameter  NUM     = 3600+100;   // 計時の1周＋α
integer    i, fd;                // ファイル変数など
reg [13:0] mem[0:NUM-1];         // 期待値格納配列
reg [13:0] tmp;                  // 期待値表示用

initial begin
            RES = 0;
  #DELAY    RES = 1;     // リセット作成
  #STEP     RES = 0;
  #(STEP*NUM)            // 計時の1周＋αで終了
              $finish;
end

initial  begin
    $readmemb( "pattern", mem );
    #(STEP-DELAY2);
    for( i=0; i<NUM; i=i+1 )
        #STEP if ( {MIN10, MIN1, SEC10, SEC1} !== mem[i] ) begin
                  tmp = mem[i];
                  $display( "Error! DUT=%h%h:%h%h PAT=%h%h:%h%h",
                            MIN10, MIN1, SEC10, SEC1,
                            tmp[13:11], tmp[10:7], tmp[6:4], tmp[3:0] );
                  $finish;
              end
end

（12）文字列

VerilogHDLではプログラミング言語と同じように文字列を扱うことができます。扱える文字は英数字と一部の記号で、1文字8ビットのASCIIコードで表現します。

reg [31:0] str;
str = "GOOD";

reg [8*4:1] str1, str2;

initial begin
    str1 = "HDL";
    str2 = "hdLab";
    $display( "%s", str1 );
    $display( "%s", str2 );
end

parameter filename = "sample";

initial begin
    $readmemh ( { filename, ".hex" } , mem1 );
    ...
    $writememh( { filename, ".out" } , mem2 );
end

（13）修了判定1

シミュレーション波形（bidir）

信号名          |← 0      5000      10000→
DIN[3:0]        | 0110          | 0011
DIN[3]          |  ‾‾‾‾‾‾‾‾     |___
DIN[2]          |  ‾‾‾‾‾‾‾‾     |  ‾
DIN[1]          |  ___          |___
DIN[0]          |  ___          | ‾‾
RD              |______‾‾‾‾‾‾‾‾‾‾‾‾‾
WR              |  ‾‾‾‾‾‾_______________
DIO[3:0]        | 0110    0110  0x1x 0011
DIO[3]          |  ‾‾‾‾   ‾‾‾‾
DIO[2]          |  ‾‾‾‾   ‾‾‾‾  ←赤(不定)
DIO[1]          |  ___
DIO[0]          |  ___
    

（14）修了判定2

シミュレーション波形（TIMER）

信号名      | 0        10000    20000    30000    40000    50000
CLK         | ‾|_|‾|_|‾|_|‾|_|‾|_|‾|_|‾|_（高速クロック繰り返し）
RES         | |‾|_______________________________________
MIN10       | 0
MIN1        | 0
SEC10       | 0       |1       |2       |3       |4       |5
SEC1        | 0 1 2 3 4 5 6 7 8 9 0 1 2...（毎秒カウントアップ）
SEC_CARRY   |                                            |‾
    

お疲れさま！テストベンチの各種テクニック、マスターできたかな？🐾
ファイル入出力やメモリの扱いなど、実践的な検証には欠かせない技術だよ！