「シミュレーションは通ったのに実機で動かない」を解剖する

「シミュでは完璧に動いたのに、実機だけ壊れる」──これ、毎年必ず誰かがハマるんだ🐾
このページでは、もふねこが実習の現場で実際に見てきた「Sim/Synthミスマッチ」の3大原因を、チェックリスト形式で体系的にまとめたよ。実機に書き込む前に、ここを一通り確認する習慣をつけてほしいな！

1. Sim/Synthミスマッチとは何か

HDL設計の開発フローでは、まずシミュレーションで回路の機能を確認し、次に論理合成で実際のゲートに変換します。この2つの工程で結果が一致しない現象を「Sim/Synthミスマッチ」と呼びます。

以下の3つが、もふねこが現場で実際に見てきた主要原因です。

2. 原因①：センシティビティリストの漏れ

🐾 もふねこの現場メモ：
これが一番多い。always @(A) と書いて B を入れ忘れるやつ。シミュレータは「Aが変化したときだけ計算する」という挙動になるけど、合成ツールは右辺の論理式を見て普通にANDゲートを作ってしまう。結果、シミュの動きと実機の動きが全く別物になるんだ。

❌ NG例：Bがリストから漏れている

// シミュレータ → Aが変わったときだけ計算（Bの変化は無視）
// 合成ツール  → AとBのANDゲートを普通に生成
always @(A) begin
    Z = A & B;   // ← Bがセンシティビティリストにない！
end

⭕ OK例：always @(*) を使う

// Verilog-2001以降：ツールが自動で全入力を拾ってくれる
always @(*) begin
    Z = A & B;   // ← AもBも自動で検出！
end

✨ ベストプラクティス：always_comb（SystemVerilog）

// 「ここは組合せ回路です」とツールに明示的に宣言
always_comb begin
    Z = A & B;   // ← ラッチが生まれそうになるとエラーで教えてくれる！
end

3. 原因②：リセット忘れによるX伝搬

🐾 もふねこの現場メモ：
「電源を入れた直後だけ壊れて、リセットボタンを押すと直る」という相談も何度か受けたことがあるんだ。原因は、一部のフリップフロップにリセットを入れ忘れていたこと。シミュレーションでは全信号が最初から x（不定値）として表示されるけど、波形ウィンドウで x が赤く表示されても「まあ最初はそうだよね」と見過ごしてしまうんだ。

X伝搬の恐ろしさ

シミュレーションの世界では、リセットされていない信号の初期値は x（不定値）です。この x は演算に使われると後段にも伝搬します（これを「X伝搬」と呼びます）。

4. 原因③：ゲートレベル検証の省略

🐾 もふねこの現場メモ：
就職した学生から「論理合成も通ったしシミュレーションで動作確認したので実機に書き込もうとしたら、先輩に『ゲートレベル検証は？』と止められました。シミュレーション、もう一回やるんですか？」と言われたことがあるんだ。この「2回目の検証」を飛ばして実機で数日溶かすケースを、何度も見てきたよ。

RTL検証とゲートレベル検証の違い

RTL検証では信号が「理想的に瞬間移動」する前提でシミュレーションが行われます。しかし現実の回路では、ANDゲートやフリップフロップを通るたびにわずかな遅延が生じます。この遅延が積み重なると、「クロックが来た瞬間、まだデータが届いていない」というタイミング違反が発生します。

5. 実機書き込み前チェックリスト

もふねこが実習の現場で使っている「実機に書き込む前の最終確認リスト」をまとめました。1つでも「いいえ」があれば、実機書き込みは待ったほうがいいです。

🐾 もふねこの現場メモ：
「7つも確認するの大変じゃない？」と思うかもしれないけど、これをサボって実機デバッグに3日溶かすのと、5分でチェックリストを確認するのと、どちらがいいかは明らかだよね。最初は面倒でも、これを習慣にした学生は実機デバッグで圧倒的に速くなっていったんだ🐾

6. まとめ

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